Cavità PhC in silicio policristallino per CMOS

Scientific Reports volume 12, numero articolo: 17097 (2022) Citare questo articolo

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In questo lavoro, presentiamo una soluzione di integrazione fotonica 2D e 3D su chip compatibile con l'integrazione Front End of Line (FEOL) utilizzando silicio policristallino depositato (poli:Si) per applicazioni di interconnessione ottica. L'integrazione del silicio depositato su un wafer di silicio sfuso viene qui discussa in tutte le sue fasi e configurazioni di lavorazione. Inoltre, vengono mostrati i risultati dei risonatori depositati in cristallo fotonico (PhC) ad alto Q in silicio, dimostrando la possibilità di impiegare risonatori ottici modellati su questo materiale nella prossima generazione di interconnessioni ottiche integrate 2D e 3D.

La necessità di fotonica a livello di CPU si sta notevolmente intensificando negli ultimi anni. La recente diminuzione delle dimensioni dei transistor (fino al nodo equivalente a 2 nm − 333,33 MTr/mm21,2 e nodo previsto a 1 nm nel 20293), tradotta in una maggiore densità dei transistor, ha portato ad una rapida crescita del numero di transistor fluttuanti point (FLOP) che i processori possono eseguire, da 1 TFLOP nel 2007 a 7,2 TFLOP nel 2015 e ai 96,8 TFLOP previsti nel 2022. Inoltre, per mantenere il rapporto ottimale dell'architettura del processore di 1 byte/FLOP, l'I/O del chip la larghezza di banda richiede un ridimensionamento continuo su diverse centinaia di Tb/s1. Tuttavia, l’area del chip è limitata alle sue dimensioni attuali a causa della resa e dei costi di produzione, che si manifestano in un aumento molto lento del numero di pin di segnale, limitando notevolmente le capacità di confezionamento dei chip. Ne consegue che le attuali richieste di larghezza di banda possono essere soddisfatte solo aumentando il clock off-chip oltre 65 GHz entro il 20294. Allo stesso tempo, la dissipazione del calore su chip limita il consumo energetico massimo del chip a 300 W2, con la necessità di ridurre anche il budget energetico per off-chip. -chip di comunicazione da migliaia a decine di fJ/bit. Come conseguenza di questi requisiti di larghezza di banda ed energia, è necessario implementare interconnessioni ottiche sul chip elettronico al posto dei collegamenti elettrici esistenti. Un approccio tradizionale al packaging ottico-elettronico prevede il chip bonding dei collegamenti ottici sull'elettronica, che è, tuttavia, ancora limitato nella larghezza di banda dal passo degli I/O del segnale del flip-chip. Questo approccio manifesta fenomeni elettrici parassiti che influiscono sulle prestazioni sia dei componenti ottici che elettronici, oltre a imporre un collo di bottiglia nella densità di larghezza di banda. Un altro promettente approccio di integrazione consiste nell'integrazione monolitica front-end di circuiti fotonici in silicio, che prevede la realizzazione dei componenti ottici ed elettronici nello stesso strato SOI di silicio cristallino, su un singolo chip5, offrendo un'integrazione molto compatta di fotonica ed elettronica , massimizzando la densità di larghezza di banda e riducendo gli effetti parassiti. Tuttavia, oltre al costo più elevato della SOI rispetto ai wafer di Si sfusi, questo approccio ostacola gravemente le prestazioni dell'elettronica poiché, alle lunghezze d'onda delle telecomunicazioni, il confinamento ottico a bassa perdita nelle guide d'onda fotoniche richiede un ossido sepolto di almeno 1 µm di spessore, mentre i transistor SOI richiedono molto ossido sepolto sottile (100 nm o inferiore) per dissipazione termica ed effetti elettrostatici. Lo spessore dell'ossido sepolto implica che la lunghezza del gate dei transistor deve essere superiore a 100 nm e la densità dei transistor diminuisce6,7, limitando notevolmente le prestazioni e la scalabilità dei processori. Alcuni sforzi sono stati diretti anche verso l'integrazione front-end di guide d'onda su substrati bulk-Si8,9,10 e thin-SOI11,12, ma queste tecniche comprendono sempre le fasi di fabbricazione che comportano la modifica dello strato elettronico di silicio. Un altro approccio di integrazione, denominato integrazione monolitica back-end13, prevede la realizzazione dei componenti fotonici su un piano diverso rispetto allo strato elettronico, offrendo elevate densità di larghezza di banda simili ai processi front-end, ma con in più la possibilità di mantenere la fabbricazione ottimizzata dello strato di transistor invariato, a differenza dei requisiti di integrazione front-end. Lo strato fotonico coinvolge tipicamente il silicio depositato in varie fasi e forme, poiché il silicio cristallino standard non può essere depositato con la tecnologia CMOS standard, ma formato solo attraverso crescita epitassiale14 se è già presente un seme cristallino, o trasferito da un wafer c:Si donatore a un altro wafer target attraverso l'impianto ionico e il bonding del wafer15,16, come nel caso del SOI. I materiali di silicio depositati per la fotonica possono assumere la forma di nitruro di silicio (SiN), silicio amorfo (a:Si) e più recentemente silicio policristallino (poli:Si). Nonostante l'ottimizzazione delle proprietà ottiche di questi materiali depositati, le piattaforme SiN e a:Si mostrano intrinsecamente scarse proprietà elettriche (bassa mobilità effettiva dei portatori) a causa della loro struttura atomica amorfa, al contrario di quanto è tipicamente richiesto per la modulazione elettro-ottica, la commutazione e fotorilevamento. Al contrario, il poli:Si depositato, ancora compatibile con l'integrazione front-end, è caratterizzato da proprietà elettriche simili al silicio monocristallino, aprendo la possibilità di impiegare questo materiale in componenti optoelettronici completamente integrabili e molto efficienti. Tuttavia, il poli:Si depositato normalmente presenta un'elevata rugosità superficiale e numerosi bordi di grano che influenzano notevolmente le prestazioni ottiche dei componenti fotonici, principalmente a causa dei meccanismi di scattering. Inoltre, quasi tutti gli strati poly:Si riportati richiedevano deposizione, ricottura e post-trattamento ad alta temperatura (tipicamente T ≥ 900 °C), come mostrato in 17,18,19,20,21,22. Questo intervallo di temperature non è compatibile con il processo di fabbricazione back-end23, che porta alla diffusione del drogaggio elettronico, e pertanto non può essere utilizzato per l’integrazione verticale. In questo lavoro, ottimizziamo la piattaforma poly:Si depositata attraverso processi di ricottura laser e planarizzazione chimico-meccanica per lo sviluppo di risonatori PhC di alta qualità da utilizzare in interconnessioni ottiche integrate su chip compatibili con FEOL (oltre a rimanere pienamente compatibili con l'integrazione BEOL24). In questo lavoro creiamo anche poli:Si liscio su spesse isole di SiO2 annidate in un wafer di Si sfuso. Le regioni poly:Si create sul wafer sono adatte alla fotonica senza compromettere l'idoneità del resto del wafer per transistor ad alte prestazioni. Il potenziamento dell'interazione tra luce e materia fornita dai cristalli fotonici consente di creare fotonica ad alte prestazioni che consumano solo una piccola frazione dell'area del wafer.